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기술문서

서론: 위상 배열 시스템의 정밀 제어 필요성과 연구 배경

현대의 능동 위상 배열 안테나(AESA) 시스템은 단순한 신호의 방사를 넘어, 공간적 해상도를 극대화하고 다중 표적에 동시 대응하기 위한 고도의 디지털 제어 기술을 요구한다. 전체 시스템은 크게 수신제어모듈, 수신고주파모듈, 그리고 배열안테나의 세 가지 계층으로 구성되며, 각 계층은 신호의 수집과 증폭, 그리고 정밀한 위상 제어를 담당한다. 특히 10개 소자 중 8개 소자를 운용하는 본 시스템은 고주파(RF) 환경에서 필연적으로 발생하는 소자 간 위상 불일치와 진폭 편차를 극복하기 위해 하이브리드 보정 아키텍처를 채택하였다. 광대역 주파수 운용 시 나타나는 빔 스퀸트(Beam Squint) 현상은 위상천이기만으로는 해결하기 어려운 물리적 한계점이며, 이를 보완하기 위해 진지연기(TTD)를 병행 적용함으로써 주파수 가변성에도 조향 정밀도를 안정적으로 유지할 수 있는 기술적 토대를 마련하였다. 이러한 배경 아래 본 보고서는 이중 빔 경로(Dual-Path)를 독립적으로 제어하기 위한 하드웨어 구성과 다단계 메모리 기반의 보정 로직, 그리고 이를 검증하기 위한 체계적인 시험 절차를 통합적으로 기술하고자 한다.

시스템 아키텍처 및 계층별 물리 구성

본 시스템의 거시적 구조는 수신제어모듈이 외부로부터의 명령을 수신하고 보정 데이터를 관리하며, 수신고주파모듈이 실제 RF 신호의 경로를 제어하여 배열안테나로 최적의 전력을 공급하는 형태를 띤다. 수신제어모듈은 RS232 또는 SPI 통신을 통해 외부로부터 보정 데이터를 수신하여 비휘발성 메모리인 EEPROM에 영구 저장하며, 시스템 부팅 또는 로드 트리거 발생 시 이를 FPGA 내부의 BRAM Look-Up Table(LUT)로 전송함으로써 실시간 제어에 필요한 고속 통신 환경을 구축한다. 수신고주파모듈 내에서는 LNA 스테이지를 거친 신호가 두 개의 독립적인 빔 경로인 UP 및 DOWN 경로로 분리되며, 각 경로에 직렬 배치된 다기능 칩(MFC)의 연쇄 구조를 통해 정밀 보정이 이루어진다. 제1단계 MFC인 MFC1은 채널 보정용으로서 하드웨어 경로 자체의 위상 및 이득 편차를 상쇄하며, 제2단계 MFC인 MFC2는 조향각에 따른 지향성 가중치와 각도 보정값을 부여하는 역할을 수행한다.

다단계 메모리 전략 및 데이터 연쇄 참조 로직

제어 모듈의 핵심인 메모리 시스템은 채널보정메모리, 빔조향메모리, 각도보정메모리의 3중 구조로 설계되어 데이터 간의 논리적 인과관계를 형성한다. 먼저 MFC1에서 참조하는 채널보정메모리는 6GHz에서 18GHz 사이의 광대역 응답주파수를 100MHz 단위로 세분화하여 각 주파수별 8개 채널 간의 위상 및 이득 편차를 저장하며, 이를 통해 하드웨어의 물리적 불균형을 일차적으로 제거한다. 조향각 입력 시에는 빔조향메모리가 가동되어 안테나 소자 간격과 빛의 속도를 고려한 이론적 TTD 값을 산출한다. 산출된 이론적 TTD 값은 단순한 제어값에 그치지 않고 현재 주파수 입력값과 결합하여 각도보정메모리를 참조하기 위한 복합 주소(Composite Address)로 활용된다. 각도보정메모리는 현재 주파수에서 특정 조향각을 모사하기 위해 산출된 이론적 TTD값이 실제 물리 환경에서 발생시키는 오차를 보상하며, 궁극적으로 실시간 위상을 정밀하게 확정하는 역할을 수행한다.

시스템 제어의 핵심 요소: TTD 및 ATT의 물리적 역할

배열 안테나 시스템이 물리적 오차를 극복하고 정밀한 지향성을 확보하기 위해서는 각 안테나 채널 후단에 위치한 다기능 칩(MFC) 내부의 두 가지 핵심 소자를 정밀하게 지배해야 한다. 첫째는 진지연기(TTD, True Time Delay)로서, 이는 전파가 방사되는 타이밍을 미세하게 조정하여 빔의 지향 각도를 결정한다. 본 시스템은 8비트(0~255단계)의 분해능을 가진 TTD를 채택함으로써, 일반적인 위상 변위기에서 고질적으로 발생하는 빔 스퀸트(Beam Squint) 현상을 억제하고 광대역 주파수 환경에서의 안정성을 확보하였다. 둘째는 가변 감쇠기(ATT, Attenuator)로, 전파의 진폭을 조절하여 배열 안테나의 중심부 소자는 강하게, 가장자리 소자는 약하게 방사하는 테이퍼링(Tapering) 기법을 구현한다. 이는 0.25dB 단위의 7비트 해상도를 통해 부엽(Side-lobe) 발생을 억제하고 탐지 및 통신 성능을 극대화하는 물리적 기반이 된다. 이 두 소자의 제어값을 결합한 15비트 데이터는 배열 안테나의 성능을 결정짓는 핵심적인 디지털 유전자로 정의된다.

실시간성 확보를 위한 Look-up Table 전략 및 메모리 이원화

마이크로초 단위의 신속한 빔 조향이 요구되는 현대적 전장 환경에서, 매 순간 복잡한 삼각함수와 행렬 연산을 수행하는 방식은 치명적인 연산 병목 현상을 초래한다. 이를 극복하기 위해 본 시스템은 모든 경우의 수를 사전에 계측하여 저장해두고 즉각적으로 추출하는 Look-up Table(LUT) 전략을 채택하였다. 이러한 전략은 EEPROM과 BRAM이 협력하는 ‘기억의 이원화’ 아키텍처를 통해 완성된다. 수개월간의 정밀 계측을 통해 얻은 15비트 보정 데이터는 비휘발성 저장소인 EEPROM에 안전하게 기록되나, 그 느린 읽기 속도로 인해 실시간 조향에는 부적합하다. 따라서 시스템은 부팅 시 EEPROM에 저장된 데이터를 FPGA 내부의 초고속 BRAM으로 일괄 로드(Load)하는 과정을 거친다. 로딩 완료 후 실제 운용 단계에서 시스템은 오직 BRAM과만 소통하며, 단일 클럭 사이클(수 나노초) 이내에 보정 데이터를 추출함으로써 실시간 빔 조향의 결정성을 확보한다.

메모리별 물리 주소 산출 규칙 및 데이터 배치

본 시스템의 비휘발성 저장소인 EEPROM은 데이터의 특성과 참조 빈도에 따라 4개의 독립된 칩으로 설계되었으며, 각 칩은 물리적 제약 내에서 최적의 접근 속도를 보장하기 위한 고유한 주소 지정 규칙(Addressing Rule)을 가진다.

1. 채널보정메모리 (EEPROM 1)

수신고주파모듈의 각 채널 간에 필연적으로 발생하는 위상 및 이득 편차를 주파수별로 보정하기 위한 데이터를 저장한다.

  • 데이터 구성: ==6GHz에서 18GHz 대역까지 0.1GHz 간격==으로 샘플링된 총 121개의 주파수 포인트를 관리하며, ==시작 주파수인 6GHz가 인덱스 0==에 대응된다.
  • 규칙: Addr = (Freq_Idx * 8 + Channel_Idx) * 2
  • 상세 설명: 각 주파수 인덱스(0~120)는 8개 채널의 묶음을 가리키며, 한 채널당 ==15비트 데이터(ATT 7bit + TTD 8bit)==를 저장하기 위해 2바이트 공간을 할당한다. 총 용량은 ==1,936 Bytes (0x0790)==에 달한다.
  • 사례: 주파수 ==18GHz(Idx 120), MFC 2채널(Idx 1)==인 경우
    • (120 * 8 + 1) * 2 = 1922 → ==0x0782== (ATT), ==0x0783== (TTD)

2. 빔조향메모리 (EEPROM 2)

배열 안테나의 소자 간격과 빛의 속도를 기반으로, 특정 조향각을 형성하기 위해 필요한 채널별 이론적 TTD(진지연) 값을 저장한다.

  • 데이터 구성: ==-45도에서 +45도까지 1도 간격==으로 세분화된 총 91개의 조향각을 관리한다. 물리적 각도 ==-45도가 인덱스 0==으로 매핑되며, +45도는 인덱스 90에 대응된다.
  • 규칙: Addr = (Angle_Idx * 8 + Channel_Idx)
  • 상세 설명: 조향각 인덱스(0~90)에 따라 8개 채널의 TTD 이론값(1바이트)이 선형적으로 배치된다. 이론값만 존재하므로 별도의 ATT 공간 없이 총 ==728 Bytes (0x02D8)==의 공간을 점유한다.
  • 사례: 조향각 ==0도(Idx 45), MFC 3채널(Idx 2)==인 경우
    • (45 * 8 + 2) = 362 → ==0x016A==

3. 각도보정메모리 (EEPROM 3, 4)

빔 조향 시 이론적 TTD 값이 실제 하드웨어 경로에서 발생시키는 오차를 보상하기 위한 최종 보정 데이터를 저장한다. EEPROM 3은 경로1(UP)을, EEPROM 4는 경로2(DOWN)의 보정값을 전담한다.

  • 데이터 구성: 주파수 인덱스(121개)와 빔조향메모리에서 출력된 이론적 TTD 값(0~255)을 조합하여 주소를 형성한다.
  • 규칙: Addr = ((Channel_Idx << 15) | (Freq_Idx << 8) | TTD_Theory_Val) * 2
  • 상세 설명: 채널당 ==32,768 ($2^{15}$)==개의 주소 뎁스를 확보하며, 각 주소에는 2바이트(ATT, TTD) 보정 데이터가 저장된다. 채널당 64KB, 전체 8채널 통합 시 ==512KB (0x80000)==의 용량을 정확히 점유하여 EEPROM 칩의 리소스를 100% 활용한다.
  • 사례: ==MFC 3채널(Idx 2), 주파수 6GHz(Idx 0), 이론 TTD 128==인 경우
    • ((2 << 15) | (0 << 8) | 128) * 2 = 131,328 → ==0x20100== (ATT), ==0x20101== (TTD)

데이터 로드 및 BRAM 통합 제어 로직

시스템 부팅 직후, 비휘발성 저장소인 EEPROM의 데이터는 FPGA 내부의 고속 BRAM으로 전송되어 실시간 빔 조향 환경을 구축한다.

BRAM 로딩 및 데이터 합성 (Load Process)

EEPROM은 물리적으로 주소당 8비트(1바이트)만 저장이 가능하므로, 15비트 단위의 MFC 제어 워드를 생성하기 위해 로딩 단계에서 합성 로직이 가동된다.

  • 합성 과정: FPGA는 EEPROM의 짝수 주소에서 ==ATT(7비트)==를, 다음 홀수 주소에서 ==TTD(8비트)==를 순차적으로 리드한 후, 비트 연산 ==(TTD << 7) | ATT==를 수행한다.
  • 최종 저장: 합성된 15비트 제어 워드는 BRAM의 16비트 메모리 셀에 안착하며, 이후 실제 운용 중에는 CPU 개입 없이 하드웨어 로직에 의해 ==단 수 나노초(ns)== 내에 MFC로 전달된다.

BRAM 3 주소 범위(0xFFFF) 결정 근거

각도보정용 BRAM 3은 실시간 제어 시 복잡한 계산이나 조건문을 배제하고, 입력 비트들의 결합만으로 즉각적인 데이터 포인팅이 가능하도록 설계되었다.

  • 주소 구성의 논리:
    1. ==Path Selection (1bit):== UP/DOWN 경로를 구분하는 최상위 비트.
    2. ==Frequency Index (7bit):== 121개 주파수 포인트를 구분하는 중간 주소.
    3. ==TTD Theory Input (8bit):== 빔조향 결과값인 이론 TTD를 그대로 주소로 활용.
  • 결론: 상기 3요소가 결합하여 ==총 16비트 ($2^{16}=65,536$)==의 완벽한 주소 공간을 형성하며, 이는 16진수 ==0x0000부터 0xFFFF==까지의 전 구역을 사용하여 보정 데이터의 결정성(Determinism)을 확보하는 근거가 된다.

메모리 주소 추론 원리 및 논리적 할당 방식

본 시스템에서 데이터를 특정 메모리 위치에 배치하거나 추출하기 위한 주소 산출 과정은 선형적인 메모리 공간 내에서 데이터 묶음 단위의 ‘도약(Jump)’과 묶음 내부의 ‘상대적 위치(Offset)’를 정의하는 논리적 추론에 기반한다. 주파수 인덱스나 채널 번호에 곱셈 연산을 적용하는 이유는 각 데이터 묶음이 점유하는 물리적 크기만큼 주소 포인터를 이동시키기 위함이다. 예를 들어 채널보정메모리에서 특정 주파수 대역을 찾기 위해 주파수 인덱스에 채널 수(8)를 곱하는 행위는 해당 주파수 이전의 모든 채널 데이터를 건너뛰어 목표 주소의 시작점으로 도달하겠다는 의미이며, 여기에 추가적인 덧셈 연산을 통해 8개 채널 중 정확히 몇 번째 소자인지를 특정하는 상대적 오프셋을 결정한다. 특히 EEPROM 저장 시 데이터당 2바이트(ATT, TTD)를 순차적으로 배치하는 설계는 최종 주소값에 2를 곱함으로써 각 데이터가 메모리 한 칸이 아닌 두 칸씩의 점거 공간을 확보하도록 보장한다.

또한 각도보정메모리 설계 시 채널당 주소 범위를 32,768($2^{15}$)개로 정의하고 비트 단위 연산을 수행하는 것은 FPGA 내부의 주소 버스(Address Bus) 처리 효율을 극대화하기 위한 전략적 선택이다. 주파수 인덱스(7비트)와 이론적 TTD 값(8비트)을 결합하여 15비트의 단일 주소 체계를 형성하면, 디지털 로직 상에서 별도의 복잡한 연산 없이 비트 배열의 병합만으로 즉각적인 주소 디코딩이 가능해진다. 이는 실제 데이터가 주소 공간 전체를 100% 채우지 않더라도, 물리적으로 구역을 명확히 분리하여 채널 간 데이터 간섭을 원천 차단하고 메모리 참조의 결정성(Determinism)을 확보하는 데 기여한다. 이러한 주소 추론 방식은 시스템의 확장성과 데이터 무결성을 동시에 만족시키며, 향후 대규모 배열 안테나로의 확장을 고려한 유연한 설계 사상을 반영하고 있다.

하드웨어 제약 기반의 데이터 패킹 및 전송 아키텍처

디지털 설계 시 고려된 주요 하드웨어 제약사항은 EEPROM의 주소당 8비트 저장 한계와 BRAM의 16비트 수용 능력 사이의 불일치이다. 이를 해결하기 위해 8비트의 TTD 값과 7비트의 ATT 값을 연속된 EEPROM 주소에 배치하는 설계 전략을 채택하였으며, 예를 들어 0x00 주소에는 ATT 데이터를, 0x01 주소에는 TTD 데이터를 순차적으로 저장하도록 구성하였다. 데이터 로드 시에는 FPGA 내부에서 중간 처리 함수를 호출하여 연속된 두 개의 8비트 데이터를 16비트 워드로 조합한 후 BRAM으로 전송함으로써 데이터 처리 효율을 극대화하였다. 메모리 용량 측면에서는 채널보정메모리가 약 1936바이트, 빔조향메모리가 약 728바이트를 점유하며, 각도보정메모리는 주파수와 이론 TTD 값을 복합 주소로 사용하여 이중 경로의 독립적인 데이터 공간을 형성한다. 이러한 정밀한 메모리 맵핑과 데이터 합성 로직은 32채널 병렬 GPIO 인터페이스와 결합하여 수 나노초 단위의 초고속 빔 스위칭을 가능케 하는 기술적 근근이 된다.