4-Channel 병렬 SPI EEPROM에서 BRAM 로딩 설계
2026.01.12
개발 > VHDL
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⚠️ Multiple signal drivers / Signal has multiple drivers
2026.01.08
개발 > VHDL
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VHDL 문법 레퍼런스: 설계 단위부터 프로세스/타입/generate까지(단일 포스트)
2026.01.08
개발 > VHDL
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⚠️ Generic parameter error
2026.01.08
개발 > VHDL
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VHDL 문법 정리 (3): 클럭/리셋 템플릿, generate/generic, 구조 확장
2026.01.08
개발 > VHDL
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